類比積體電路布局的電阻匹配方法

专利摘要:
一種類比積體電路布局的電阻匹配方法，首先分析複數非匹配電阻區塊的形狀以獲得幾何訊息，據以改變非匹配電阻區塊的形狀。根據獲得之幾何訊息，變形非匹配電阻區塊成為複數中心對稱區塊，其中每一非匹配電阻區塊分解為複數單位電阻。放置該些單位電阻於複數匹配電阻區塊，藉由減少該些單位電阻的質心與匹配電阻區塊的質心之間的質心偏移，以形成匹配品質增進的布局。
公开号:TW201324220A
申请号:TW101124789
申请日:2012-07-10
公开日:2013-06-16
发明作者:Tsung-Yi Ho；Sheng-Jhih Jiang；Chan-Liang Wu
申请人:Ncku Res & Dev Foundation；Himax Tech Ltd；
IPC主号:G06F30-00

专利说明:
類比積體電路布局的電阻匹配方法
本發明係有關一種類比積體電路布局，特別是類比積體電路之電阻匹配的非線性較佳化方法。
    積體電路布局使用平面幾何形狀以表示積體電路的階層圖樣。現今類比積體電路（例如數位至類比轉換器）的效能取決於電阻比的準確度。如果類比積體電路的電阻沒有匹配，會造成輸入與輸出信號之間的嚴重失真。為了成本考量，積體電路設計者通常受限於固定的輪廓。在將整個設計置入固定大小的晶片時，首先置入具低形狀變化彈性的裝置，例如巨集（macro）及智財（IP）元件。接著，再將具高形狀變化彈性的電阻置入剩餘的空間。然而，剩餘空間通常為線形（rectilinear）而非矩形，使得電阻的布局變得困難。第一A圖顯示根據傳統布局方法的電阻區塊A。第一B圖顯示電阻區塊A的放大圖，其包含三個匹配的區域電阻區塊，但各具相應的質心（centroid），因此電阻區塊A整體而言不具有高匹配品質。
    雖然有一些研究文獻提出匹配的方法，然而這些文獻並未同時考量匹配品質及固定輪廓的限制。
    因此，亟需提出一種新穎的類比積體電路布局之電阻匹配方法，用以有效增進匹配品質並符合固定輪廓限制。
    鑑於上述，本發明實施例提出一種類比積體電路布局的電阻匹配方法，使得呈線形區塊之分解匹配結構的匹配品質得以增進，且於整個過程維持區塊拓撲（topology），以避免改變原電路特性。
    根據本發明實施例，分析複數非匹配電阻區塊的形狀以獲得幾何訊息，據以改變非匹配電阻區塊的形狀。根據獲得之幾何訊息，變形非匹配電阻區塊成為複數中心對稱區塊，其中每一非匹配電阻區塊分解為複數單位電阻。放置該些單位電阻於複數匹配電阻區塊，藉由減少該些單位電阻的質心與匹配電阻區塊的質心之間的質心偏移，以形成匹配品質增進的布局。
    本發明實施例揭露一種類比積體電路之電阻匹配的非線性較佳化方法。根據本實施例的特徵之一（亦即，重合準則（coincidence rule）），電阻構件（或單位電阻）的中心可重合於匹配電阻區塊的質心，該匹配電阻區塊係變形自非匹配電阻區塊。根據本實施例的另一特徵（亦即，分散準則（dispersion rule）），共質心之匹配電阻區塊的單位電阻可均勻地置放。藉此，布局當中之一匹配電阻區塊的匹配品質即可根據重疊程度及分散程度來評估。在本說明書中，以NB={NB₁, NB₂, …, NB_n}來表示n個一般區塊（或軟區塊，亦即可變形區塊）的集合，且NB的每一要素NB_i具有特定長寬比範圍AS_i=[AS_{i_min},AS_{i_max}]。如果AS_{i_min}等於AS_{i_max}，則表示區塊NB_i為硬區塊（亦即不可變形區塊）。以MB={MB₁, MB₂, …, MB_m}來表示m個線形（具有多於四邊）非匹配電阻區塊的集合。本實施例在固定輪廓的限制下，可增進MB之每一非匹配電阻區塊的匹配品質。本實施例還可維持原布局L的區塊拓撲（topology），使得電路特徵不會受到改變。因此，不需要花額外成本以重新設計電路特徵。
    第二圖顯示本發明實施例之類比積體電路布局之電阻匹配方法的流程圖。於階段1，分析各非匹配電阻區塊的形狀以獲得幾何訊息，據以改變非匹配電阻區塊的形狀。接著，於階段2，根據所獲得的幾何訊息，使用非線性較佳化技術以改變非匹配電阻區塊的形狀，使成為中心對稱區塊，用以獲得較佳的匹配。最後，於階段3，分派各單位電阻至經變形的非匹配電阻區塊（亦即，匹配電阻區塊），因而得到匹配品質增進的布局。
    本實施例藉由減少電阻構件（或單位電阻）質心與匹配電阻區塊質心之間的質心偏移，以增進匹配品質。第三圖例示非匹配電阻區塊MB_i，其具有二個分解單位電阻A。由於二個單位電阻A之質心31與非匹配電阻區塊MB_i之質心32之間具有相當大的質心偏移，因此匹配品質（或中心對稱性）極低。如第四A圖及第四B圖所例示，一（非匹配電阻）區塊的中心對稱性之程度評估可藉由旋轉區塊180度再與原區塊作比較來達到。原區塊與旋轉區塊之間的重疊愈多表示中心對稱性愈大。第四A圖所例示區塊的重疊較少，因此具有較低的中心對稱性。第四B圖所例示區塊的重疊極多，因此具有極高的中心對稱性。
    第五A圖第五D圖顯示第二圖之階段1的匹配分析。雖然此處以非匹配電阻區塊的垂直邊緣之分析作為例示，然而所示方法同樣可適用於水平邊緣的分析。如第五A圖所示，將二個鏡射區塊MB_{i_l}及MB_{i_r}分別置於非匹配電阻區塊MB_i的左側及右側。將左鏡射區塊MB_{i_l}之右側垂直邊緣的所有端點（end point）51（頂端點及底端點除外）以及右鏡射區塊MB_{i_r}之左側垂直邊緣的所有端點51投射至非匹配電阻區塊MB_i。位於MB_i的投射點稱為切割點52。
    於獲得切割點51後，使用非匹配電阻區塊MB_i的垂直邊緣之端點51與切割點52，對非匹配電阻區塊MB_i進行水平切割（第五B圖），以得到多個分解矩形Rect_{MB_i}={rect_{i_1}, rect_i-2, rect_i-3}（第五C圖），其可作為後續變形之用。此外，所有矩形的左側垂直邊緣形成集合E_{i_L}={e_{i_l_1}, e_{i_l_2}, …, e_{i_l_n}}，且所有矩形的右側垂直邊緣形成集合E_{i_R}={e_{i_r_1}, e_{i_r_2}, …, e_{i_r_n}}。E-_{i_L}由上至下取一邊緣且E_{i_R}由下至上取一邊緣，以成為中心對稱配對。重複上述過程，直到E_{i_L}及E_{i_R}的所有邊緣都完全配對為止。MB_i的所有中心對稱配對形成一集合CS-pairs_{MB_i}。如第五D圖所例示，共形成有三個中心對稱配對{e_{i_l_1},e_{i_r_3}}，{e_{i_l_2},e_{i_r_2}}及{e_{i_l_3},e_{i_r_1}}。每一中心對稱配對的二邊緣至區塊質心的距離(d₁, d₂, d₃)都相同，因此所形成的區塊為中心對稱區塊。
    接下來，於匹配變形階段2（第二圖），在固定輪廓的限制下，改變非匹配電阻區塊的形狀以成為中心對稱區塊，用以增進匹配品質，且同時保持布局的原區塊拓撲，避免破壞先前階段（未顯示圖式）所設計的電路特徵。
    第六圖顯示本發明實施例之匹配變形階段2的流程圖。於步驟21，一般區塊集合NB的所有區塊以及MB之每一非匹配電阻區塊的所有矩形都被限制而不超出布局邊界（亦即寬W及高H）：x_i+w_i≦W, NB_i∈NBy_i+h_i≦H, NB_i∈NBx_{i_a}+w_{i_a}≦W, rect_{i_a}∈Rect_{MB_i}, MB_i∈MBy_{i_a}+h_{i_a}≦H, rect_{i_a}∈Rect_{MB_i}, MB_i∈MB其中(x_i,y_i)為區塊i的左下端，w_i及h_i分別為區塊的寬及高，(x_{i_a},y_{i_a})為MB_i之矩形rect_{i_a}的左下端，w_{i_a}及h_{i_a}分別為矩形的寬及高。
    於步驟22，每一NB_i的寬度範圍受到限制，且NB之NB_i的面積a_i於變形後維持不變：a_i/AS_{i_max}≦w_i≦a_i/AS_{i_min}, NB_i∈NBw_i．h_i= a_i, NB_i∈NB
    於步驟23，限制NB各區塊的位置，使其於變形後的相對位置不變：x_i+w_i≦x_j, NB_i∈NBy_i+h_i≦y_j, NB_i∈NB
    於步驟24，非匹配電阻區塊的每一相鄰一般區塊不與MB_j重疊。以左側為例：x_i+w_i≦x_{j_a}+B_{i,j_a,1}．W, NB_i∈NB_left, rect_{j_a}∈Rect_{MB_j}, B_{i,j_a,1}為二元|(y_i+h_i/2)–(y_a+h_a/2)|≥(h_i/2 + h_a/2)-B_{i,j_a,2}．H, NB_i∈NB_left, rect_{j_a}∈Rect_{MB_j}, B_{i,j_a,2}為二元0≦B_{i,j_a,1}+B_{i,j_a,2}≦1
    於步驟25，非匹配電阻區塊的各矩形必需相連接：x_{i_a}+w_{i_a}≧x_{i_b}, rect_{i_a}, rect_{i_b}∈Rect_{MB_i} x_{i_b}+w_{i_b}≧x_{i_a}, rect_{i_a}, rect_{i_b}∈Rect_{MB_i} y_{i_a}+h_{i_a}=y_{i_b}, rect_{i_a}, rect_{i_b}∈Rect_{MB_i}
    最後，於步驟26，MB之每一MB_i的面積a_{MB_i}於變形後保持不變：Σ_{rect_i_a ∈ Rect_MB_i}w_{i_a}．h_{i_a}=a_{MB_i}, MB_i∈MB
    關於第二圖之單位電阻放置階段3，如果非匹配電阻區塊的單位電阻之數目為奇數，則首先取出一單位電阻。接下來，將取出的單位電阻置放於經改變區塊的中央。藉此，同一電組區塊的其餘單位電阻即可完全配對，且每一單位電阻配對依匹配電阻區塊的質心而對稱放置。於上述的分派之後，電阻區塊的重合程度即可得到增進。
    再者，可自不同電阻隨機選擇二個單位電阻，將其位置互相置換，且互換相應的中心對稱單位電阻。可重複上述互換過程，直到重合程度無法再增進為止。
    根據上述的實施例，將非匹配電阻區塊變形成為中心對稱區塊，使其相較於線形區塊更適於進行匹配，因而得以大量增進匹配品質。第七A圖及第七B圖顯示使用本實施例將非匹配電阻區塊（第七A圖）變形成為矩形區塊（第七B圖）。第七C圖及第七D圖顯示使用本實施例將非匹配電阻區塊（第七C圖）變形成為中心對稱區塊（第七D圖）。
    以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
1~3．．．階段
31．．．質心
32．．．質心
51．．．端點
52．．．切割點
21~26．．．步驟
MB．．．非匹配電阻區塊
rect．．．矩形
e．．．邊緣
d₁~d₃．．．距離
第一A圖顯示根據傳統布局方法的電阻區塊。第一B圖顯示第一A圖之電阻區塊的放大圖。第二圖顯示本發明實施例之類比積體電路布局之電阻匹配方法的流程圖。第三圖例示非匹配電阻區塊，其具有二個分解單位電阻。第四A圖及第四B圖例示區塊之中心對稱性的評估。第五A圖第五D圖顯示第二圖之匹配分析階段。第六圖顯示本發明實施例之第二圖的匹配變形階段的流程圖。第七A圖至第七D圖顯示使用本實施例將非匹配電阻區塊變形成為匹配電阻區塊。
1~3．．．階段

权利要求:
Claims (7)
[1] 一種類比積體電路布局的電阻匹配方法，包含以下階段：　　 分析複數非匹配電阻區塊的形狀以獲得幾何訊息，據以改變該非匹配電阻區塊的形狀；　　 根據該獲得之幾何訊息，變形該非匹配電阻區塊成為複數中心對稱區塊，其中每一該非匹配電阻區塊分解為複數單位電阻；及　　 放置該些單位電阻於複數匹配電阻區塊，藉由減少該些單位電阻的質心與該匹配電阻區塊的質心之間的質心偏移，以形成匹配品質增進的布局。
[2] 如申請專利範圍第1項所述類比積體電路布局的電阻匹配方法，更包含一步驟，其旋轉該非匹配電阻區塊180度，再與該原非匹配電阻區塊作比較，以評估該非匹配電阻區塊的中心對稱程度。
[3] 如申請專利範圍第1項所述類比積體電路布局的電阻匹配方法，其中該匹配分析階段包含：　　 產生相應於該非匹配電阻區塊的二鏡射區塊；　　 投射該鏡射區塊的端點至該非匹配電阻區塊，但頂端點及底端點除外，以形成複數切割點；　　 使用該非匹配電阻區塊的邊緣之該端點與該切割點，對該非匹配電阻區塊進行水平或垂直切割，以分解得到複數矩形，其中該些矩形的第一側邊形成第一集合，且該些矩形的第二側邊形成第二集合；　　 由上至下取該第一集合的一邊緣，且由下至上取該第二集合的一邊緣，以成為中心對稱配對；及　　 重複該配對步驟，直到該第一集合及該第二集合的所有邊緣都完全配對為止。
[4] 如申請專利範圍第3項所述類比積體電路布局的電阻匹配方法，其中該變形階段包含：　　 在固定輪廓的限制下，改變該些非匹配電阻區塊的形狀以成為該些中心對稱區塊；及　　 保持原布局的原區塊拓撲，以避免破壞電路特徵。
[5] 如申請專利範圍第3項所述類比積體電路布局的電阻匹配方法，其中該變形階段包含：　　 限制所有一般區塊及該非匹配電阻區塊的所有矩形不超出布局的寬與高；　　 限制該一般區塊的寬度範圍，且維持該一般區塊的面積於變形後不會改變；　　 限制該些一般區塊的位置，使其於變形後的相對位置不變；　　 限制該非匹配電阻區塊的每一相鄰一般區塊，使其不與該非匹配電阻區塊重疊；　　 連接該非匹配電阻區塊的各矩形；及　　 保持該非匹配電阻區塊的面積於變形後不變。　
[6] 如申請專利範圍第5項所述類比積體電路布局的電阻匹配方法，其中該放置階段包含：　　 如果該非匹配電阻區塊的單位電阻之數目為奇數，則首先取出該些單位電阻之一；　　 將該取出的單位電阻置放於該匹配電阻區塊的中央；及　　 配對該些單位電阻，並將該些配對依該匹配電阻區塊的質心而對稱放置。
[7] 如申請專利範圍第6項所述類比積體電路布局的電阻匹配方法，更包含：　　 自不同的該些非匹配電阻區塊隨機選擇二個該單位電阻，並將其位置互相置換；及　　 置換所選擇的二個該單位電阻。

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TWI476619B|2015-03-11|

引用文献:

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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US8176463B2|2009-09-17|2012-05-08|Cadence Design Systems, Inc.|Modeling and simulating device mismatch for designing integrated circuits|

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法律状态:

优先权:

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申请号 | 申请日 | 专利标题

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US201161565752P| true| 2011-12-01|2011-12-01||

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